TITEL

Laagvermogen Asic-ontwerp

SPREKER

Ramses Valvekens, CEO, Easics

ABSTRACT

De lezing belicht een ontwerpmethodologie voor laagvermogen digitaal Asic-ontwerp aan de hand van concrete voorbeelden: een medische chip en een draadloze chip. De gehanteerde methode tracht het midden te vinden tussen nauwkeurigheid van de vermogenswaarden en tijdige beschikbaarheid van deze waarden tijdens het ontwerpproces. Use-cases zijn hierbij cruciaal en de geëxtraheerde waarden worden gevisualiseerd met Gnuplot. Op basis van deze visualisatie en de nodige engineering judgement worden discrete optimalisaties uitgevoerd. Deze leiden tot een optimaal (minimaal) vermogenverbruik van de chip, in het gegeven tijdsbestek voor het ontwerp. Enkele concrete optimalisaties worden uitgelegd, zoals fine-grain clock-gating met single clock-cycle granulariteit en feedback. Ten slotte wordt ook de link met geautomatiseerde verificatie gelegd, van modellering tot FPGA-ondersteunde vermogensmetingen in het lab.

BIOGRAFIE

Ramses Valvekens is CEO bij Easics in Leuven. Hij studeerde elektrotechniek aan de Katholieke Universiteit Leuven en aan Groep T te Leuven. Daarna deed hij onderzoek aan het Lawrence Livermore National Laboratory, Californië en aan het Institut National Polytechnique de Grenoble in Frankrijk. In 1994 won hij de Barco/VIK-prijs voor het ontwerp van een herconfigureerbare processor voor industriële beeldverwerking, uitgevoerd bij Imec. Hij is coauteur van twee octrooien in telecommunicatie. In de periode van 2000 tot 2004 dat Easics deel uitmaakte van de Transwitch-groep, was hij als technisch manager verantwoordelijk voor een productfamilie van mixed-signal telecomchips. In 2004 initieerde hij de managementbuy-out van Easics. Hij geeft les over FPGA’s in de ESA-systeemarchitectenopleiding van het Embedded Systems Institute en bij Philips Research, beide in Eindhoven.